Zasadniczymi elementami struktury funkcjonalnej procesora Pentium są: • układ sprzęgu z magistralą • pamięć podręczna kodu wraz z układem stronicowania • generator uprzedzającego pobierania kodu (prefetcher) • współbieżne potoki stałoprzecinkowe • jednostka zmiennoprzecinkowa • pamięć podręczna danych wraz z układem stronicowania • układ generacji adresu Układ sprzęgu z magistralą zewnętrzną zawiera: • sterownik magistrali adresowej i odbiorniki stanu magistrali • bufory zapisu • dwukierunkowe bufory magistrali danych • logikę sterowania • sterowanie nadzorem magistrali • sterowanie zewnętrzną pamięcią podręczną • sterowanie wewnętrzną pamięcią podręczną • generatory i kontrolery parzystości Adres dwusłowa 64-bitowego jest wyprowadzany na liniach A31-A3. Linie A31-A5 są dwukierunkowe tak aby możliwe było odczytywanie stanu magistrali w cyklach podglądania (cache snoop) niezbędnych do zapewnienia spójności pamięci podręcznej w systemach w których występuje więcej niż jeden układ nadzoru magistrali (bus master) jak na przykład procesor DMA. Logika sterowania magistrali nadzoruje rodzaj transferu (standardowy lub blokowy) i generuje odpowiednie sygnały sterujące. Logika nadzoru magistrali przyjmuje i wysyła sygnały niezbędne do zwalniania dostępu do magistrali i przejmowania nadzoru nad magistralą. Układ sprzęgu z magistralą jest połączony 64-bitową magistralą danych i 27-bitową magistralą adresową z pamięcią podręczną danych i pamięcią podręczną kodu. Nie jest potrzebna cała szerokość magistrali ponieważ jednostką wymiany pomiędzy pamięcią podręczną a procesorem jest linia tejże pamięci która ma wielkość 25B. Wewnętrzna pamięć podręczna kodu i danych jest pamięcią trójportową, co zapewnia niezależny dostęp do niej każdemu z dwóch potoków oraz układowi sterowania wypełnianiem linii. Każda z tych pamięci ma pojemność 8kB i posiada organizację dwudrożną o 32 bajtowej linii (25). Wypełnienie linii wymaga jednego przesłania blokowego składającego się z 4 przesłań 8-bajtowych (64-bitowych). Z podręczną pamięcią danych są sprzężone dwa 64-bitowe bufory zapisu (po jednym dla każdego potoku), które umożliwiają odłożenie operacji zapisu (szczególnie przy współpracy z pamięcią podręczną drugiego poziomu) w przypadku gdy realizowana jest inna operacja na magistral, na przykład zapis zwrotny przy opróżnianiu linii. Tylko odczytywalna pamięć podręczna kodu połączona magistralą 256-bitową z dwoma parami buforów wstępnego pobierania, co umożliwia przesłanie pełnej linii pamięci w jednym cyklu.